_ J p S
ЛД/
Базис
и
его
надстройка
5. Локальные шины, арбитраж ,
реж им B u s-M a ste r [ ж
1
PEG Root Control
Г
Виталий ЯКУСЕВ1/1Ч
http: / / www.istc.kiev.ua/ ~ santana
Продолжение, начало см. в М К, № 26~38, 4 0 -4 3 , 4 6 ,5 0 -5 2 (1 4 5 -1 5 7 , 159-162,
165, 169-171), 1 (172), 4 (175), 6 - 7 (177-178), 1 2 -1 3 (1 8 3 -1 8 4 ), 1 7 -1 8 (1 8 8 -1 8 9 ),
23 (194), 2 7 (198), 30 (201), 33 (204), 35 (206), 40 (211), 4 2 (213), 44 (215), 4 7 (218),
50 (221), 1 -2 (224-225), 5 (228), 7 (230), 9 (232), 11 (234), 14 (237), 15 (238), 20 (243),
21 (244), 26 (249), 2 7 (250), 28 (251), 3 7 (260), 38 (261), 42 (267), 46 (269), 4 7 (270),
50 (273), 2 (277), 3 (278), 7(282), 10(285), 15(290), 21(296), 23(298), 27(302), 30 (305),
33 (308), 38 (313), 3 9 (314), 43(318), 46(321), 1 -2 (328-329), 3 (330), 4(331), 5(332)
Значения Auto, Enabled, Disabled
Управление корневым портом PCI Express
Graphic. Поскольку присутствует возможность
блокирования опции, то можно предполо-
жить, что это приведет к деактивированию
всех соседствующих опций. Этого не проис-
ходит, опции вполне самостоятельны. Возмож-
но речь идет о внешнем программном управ-
лении портом. Тогда какой смысл в значении
Auto? Возможно, функционирование опции
связано каким-то образом с PEG Link Mode.
Вскрытие секретов BIOS будет продолжено.
Значения Auto, Slow, Normal.
Задержки в канале PCI Express х16. Суть
этих задержек совершенно иная, чем в при-
вычных нам интерфейсах д инамической памя-
ти, PCI- или ISA-шин. Для интерфейсных мос-
товых схем хаба МСН характерно такое по-
нятие, как Exit Latency. О но вполне осязаемое.
Обратимся к документации на чипсет i915P.
Регистр Link Capabilities хаба МСН.
Биты 17:15 (R/WO) 010b.
LI Exit Latency.
Комментарий. Это поле показывает ингер-
вол времени для данного порта, который тре-
буется для укомплектования перехода с L1 на
L0. Значение 010Ь (по умолчанию) показыва-
ет интервал в 2 мкс, который меньше, чем 4 мкс
Если необходимо, чтобы зга поле имело зна-
чение иное, чем значение по умолчанию, то
BIOS может соответственно его назначить.
Биты 14:12 (R/WO) ОЮЬ.
LOs Exit Latency.
Комментарий. Это поле показывает интер-
вал времени для данного порта, который тре-
буется для укомплектования перехода с LOs на
L0. Значение 010Ь (по умолчанию) показывает
интервал в 128 нс, который меньше, чем256 нс
Если необходимо, чтобы это поле имело зна-
чение иное, чем значение по умолчанию, то
BIOS может назначить его соответственно.
Дополнительный комментарий Когда PCI
Express функционирует с раздельными эта-
лонными тактовыми частотами, LOs exit laten-
cy может быть больше, чем установка в LOs
Exit Latency. Канал может ввести режим вос-
становления (Recovery state) перед достиже-
нием L0. Системный BIOS может программи-
ровать соответствующее Exit Latency значе-
ние, если определяется, что нисходящее (down-
stream) устройство не использует общую эта-
лонную частоту (показывается в Slot dock
Configuration bit 12 Link Status Register).
Находим и такой регистр. Бит 12 (RO) 1 b —
Slot Clock Configuration:
0 — Устройство использует независимую
частоту безотносительно к наличию эталон-
ной частоты в разъеме;
1 — Устройство использует такую же фи-
зическую эталонную частоту, которую плат-
форма обеспечивает в разъеме.
Этот огромный объем информации побу-
ждает о многом поразмышлять. Попробуем
постепенно изложить и К/ЫСЛИ, и выводы.
L1 — это восходящий канал. Для графическо-
го PQ Express х16 канала это напрсвление пе-
редачи запросов, квитанций. L0 — это нисходя-
щий канал. Канал передачи основной информа-
ции, который может разделяться на отдельные по-
токи (LOs), а точнее, отдельные линии PCI Express.
LI Exit Latency фактически является време-
нем выхода мостовой схемы хаба на готов-
ность приступить к работе с ниспадающим
каналах. Пока оставим в покое собственно
значения. Возникает множество вопросов по
поводу одновременности передачи инфор-
мации в обоих направлениях. Сразу отметим,
что DMI-интерфейс имеет аналогичный ре-
гистр и подобные характеристики LOs Exit La-
tency, но для DMI-интерфейса LI Exit Latency
не инициализируется Это означает, что прин-
цип одновременности реализуем для 4-пор-
тового DMI-интерфейса — но не для 16-лор-
тового графического PQ Express, где требу-
ется определенное время на переключение
решаемых задач. В данном случае эта ситуа-
ция напоминает работу радиостанции, кото-
рая не может одновременно принимать и пе-
редавать. Но для канала графики такой ре-
жим работы может быть вполне оправдан,
поскольку львиную долю нагрузки в канале
составляют циклы чтения из памяти, т.е. за-
гружен в основном ниспадающий линк L0. Эф-
фективность работы канала зависит от соот-
ношения запросов и квитанций к объему, ска-
жем так, полезной информации. Каким об-
разом улучшить это соотношение для повы-
шения эффективности графического канала?
В ответ на запрос должен быть получен боль-
шего размера пакет (см. далее опцию M axi-
mum Payload Sizdi. Но это уже зависит ат ме-
ханизмов пакетирования в системном кон-
троллере, а также от возможностей подсис-
темы памяти и программирования. Кстати,
контроллер памяти ныне позволяет держать
одновременно открытыми 64 страницы, раз-
мер же одной страницы может составлять
16 Кб. Не станем углубляться в работу сис-
темного контроллера и другие возможные
факторы повышения эффективности канала,
а возвращаясь к значению в 2 мкс, подчерк-
нем колоссальность этой цифры Проблема
повышения производительности графическо-
го PCI Express видна невооруженным глазом.
Значения LOs Exit Latency несколько мень-
ше, приблизительно в 16 раз. Но и эти зна-
чения позволяют поставить вопросы о реаль-
ной «скорострельности» PQ Express х16. Дос-
таточно вспомнить о многочисленных графи-
ческих изображениях в периодике, раскры-
вающих возможности PQ Express по расклад-
ке информации побайтно по отдельным ли-
ниям, и сопоставить это с механизмом функ-
ционирования PQ Express, в данном случае
с PCI Express х16. Информация, поступаю-
щая по параллельным шинам из основной
памяти в мостовую интерфейсную схему, пер>
воначалы-ю проходит этап преобразования
в последовательный код Далее идет запол-
нение буфера передатчика. После получения
подтверждения о готовности приемника дан-
ные поступают раздельно на линии шины. Но
поступают ли они одновременно? Если мы
поняли смысл действия LOs Exit Latency, как
время перехода на следующую линию, то нет.
Ебзможно, под LOs Exit Latency понимается пе-
реходное время после завершения текущей
передачи на LO-линиях?! Для частоты в 100 МГц
период тактового сигнала составляет 10 нс.
128 нс — это уже 13 тактов. Если же пере-
дача данных производится с частотой в 2.5 ГГц,
то это 250 тактов простоя канала передачи.
Упомянутые значения в описании регист-
ра и значения рассматриваемой опции под-
водят к мысли, что значениям Slaw и Normal,
возможно, соответствуют 4 мкс и 256 нс и
пара 2 мкс и 128 нс Но возможен и вари-
ант, что оптимизация направлена на один из
параметров, на LI Exit Latency или LOs Exit La-
tency. Возможно также, что рассмотренные
биты имеют некоторый потенциал в плане
программирования меньших задержек
Из комментариев Intel естественным обра-
зом возникает еще одна проблемная тема. Это
работа устройств на неэтапонных частотах. Соб-
ственно и сам комментарий рюждает вопросы.
Если канал автоматически реагирует на изме-
нение частоты тактования вводом режима вос-
становления, увеличивая текущие задержи LOs
Exit Latency, то это означает следующее, чтобы
режим восстановления не вводился, необходи-
мо через BIOS ввести большее значение LOs
Exit Latency. Так ли это? С каким изменением
частоты это связано, с уменьшением или с уве-
личением? И тд. И главный вопрос Если «иг-
ры» с тактовой частотой PQ Express могут при-
вести к снижению эффективности, то почему
многие производители так активно постарались
ввести соответствующие опции? Продемонст-
рировать возможности своих систем?
(Продолжение следует)
№ 9/336 28 февраля-07 марта 2005
предыдущая страница 24 Мой Компьютер 2005 09 читать онлайн следующая страница 26 Мой Компьютер 2005 09 читать онлайн Домой Выключить/включить текст