t
io 5
ЯД/
Б е ж
у
его
иаястройка
5. Локальные шины, арбитраж,
режим Bus-Master (продолжение)
PERR#
SERR#
AM I BIO S через обычные значения
Enabled (разрешено) и Disabled (запре-
щено) предлагает пользователю пора-
ботать с интерфейсными сигналами
PCI-шины: PERR# и SERR#. Этим сигна-
лам, для справки, соответствуют контак-
ты шины В40 и В42 соответственно. Не-
сколько слов о самих сигналах.
PERR# —
I/O PCI Parity Error.
В процес-
се передачи данных от инициатора обме-
на линии AD и С/ВЕ защищены битом па-
ритета PAR
(Parity].
Сигнал выставляется об-
наружившим ошибку приемником данных
на шине через один шинный такт после вы-
дачи сигнала PAR (контакт А43). Сигнал
PERR# становится активным, если опреде-
лена ошибка по четности на PCI-шине. При
этом в PCICM D-регистре (командный ре-
гистр PCI-ингерфейса) по октивному уров-
ню сигнала PERR# устанавливается бит
En-
able.
Данной опцией как раз можно запре-
тить установку сигнала об ошибке (
Disabled
устанавливается по умолчанию).
SERR# —
I/O PCI System Error.
В ито-
ге также в P C IC M D -регистре устанав-
ливается бит SERRE (SERR#
Enable
). Это
интегрированный сигнал, для выставле-
ния которого требуется выполнение од-
ного из условий.
1. Выставляется сигнал PERR# на
PCI-шине, что контролируется одним из
битов ERRCMD-регистра.
2. Сигнал SERR# будет выставлен че-
рез один шинный такт после определе-
ния нарушения передачи данных в про-
цессе инициированных РС1-циклов.
3. Сигнал SERR# будет выставлен при
ЕСС-операциях. ЕСС-ош ибка подается
через ERRCMD-регистр управления при
корректируемой однобитной ошибке или
множественной некорректируемой.
4. Сигнал SERR# будет выставлен, ко-
гда ошибка по чётности на РС1-шине
определена во время передачи адрес-
ных данных с одновременной установ-
кой некоторых сигналов ошибки в дру-
гих регистрах.
Г
Виталий ЯКУСЕВИЧ
http:// www.istc.kiev.ua/~santana
Продолжение, начало см. в МК, № 26 38, 40-43, 46, 5 0 -5 2 (145-157, 159-162,
165, 169-171), 1 (172), 4 (175), 6 -7 (177-178), 12-13(183-184), 17-18(188-189),
23 (194), 27 (198), 30 (201), 33 (204), 35 (206), 40 (211), 42 (213), 44 (215), 47 (218),
50 (221), 1 -2 (224-225), 5 (228), 7 (230), 9 (232), 11 (234), 14 (237), 15 (238), 20 (243),
21 (244), 26 (249), 27 (250), 28 (251), 37 (260), 38 (261), 42 (267), 46 (269), 47 (270),
50 (273), 2 (277), 3 (278), 7(282), 10(285), 15(290), 21(296), 23(298), 27(302), 30 (305),
33(308), 38(313), 39(314)
всеукраинскии
конкурс
С правилами конкурса «Есть идея!» можно ознакомиться
на сайтах
ИД «М ой компьютер» — http://www.mycomp.com.ua
Интернет-ресурса
«Компостер»
5.
М огут быть дополнительные ситуа-
ции, например, выставление входного
сигнала ошибки G -SERR # в одном из
битов ERRCM D-регистра.
Ранее опция могла называться
PIIX4
SERR#.
Также от AM I BIOS. Что каса-
ется PIIX4, то это
PCI ISA IDE Xcelerator
чипсета i430TX (и последующих).
Ликбез. Рассмотрим вкратце некото-
рые аппаратные особенности выраба-
тывания сигналов ошибки на примере
чипсета i430HX и 8-битного регистра
90h ERRCMD
(ERROR C O M M A N D REG-
ISTER!,
управляющего операциями опре-
деления ошибок и их корректировки.
Бит 7 — SERR# Duration (SED).
Этот бит определяет длительность сиг-
нала SERR#, выставленного системным
контроллером , сигнализирующим об
ошибке. Сигнал ошибки выставляется, ес-
ли
PCICM D[SERRE]=1
и
ERRCMD
[SMUE]=1 (обнаружена некорректируе-
мая ошибка или ошибка по четности) или
PCICMD[SERRE]=1 и ERRCMD[SSCE]=1
(обнаружена корректируемая ошибка).
Биты 6:3 — Reserved.
Бит 2 — Bad PAR on Multiple-Bit Un-
correctable Error (BPARE).
Для систем, не поддерживающих Е С С
или контроль четности, этот бит должен
быть установлен в «О».
Бит 1 — SERR# on Multiple-Bit Un-
correctable Error (S M U E).
Когда бит SM UE=1, системный кон-
троллер выставляет сигнал SERR# при оп-
ределении ошибки по четности или мно-
жественной некорректируемой ЕСС-ошиб-
ки. Когда бит SM UE=0, то при определе-
нии таких ошибок системный контроллер
сипнал SERR# не выставляет. Бит SERR#
Enable
(SERRE) в PCICM D-ре-
гистре должен быть также ус-
тановлен, чтобы сипнализи-
ровать SERR#. Для систем,
не поддерживающих Е С С
или контроль четности, бит
SM UE должен быть установ-
лен в «О».
Бит 0 — SERR# on Single-
Bit Correctable Error (SSCE).
Когда бит SSCE=1, сис-
темный контроллер выстав-
ляет сигнал SERR# при оп-
ределении одиночной кор-
ректируемой ЕСС-ош ибки.
Когда бит SSCE=0, то при определении
одиночной ошибки сигнал SERR# не вы-
ставляется. При этом бит SERR#
Enable
P C IC M D -регистра должен быть также
установлен.
Post Write Buffer Size
Данная опция позволяет выбрать раз-
мер шинного буфера отложенной запи-
си, но не через указание некоторого
количества байт, а выбором его глуби-
ны. Значения опции:
1-level, 4-level.
Ко-
нечно, рекомендуется второе значение.
Абсолю тно точно «привязать» данную
опцию к конкретной системе достаточ-
но сложно. Подобное аппаратное реше-
ние встречалось в чипсете VIA Apollo Pro.
Та же VIA еще в своем давнем чипсете
V T8 2 C 5 0 5
(Pentium/486
VL to
PCI
BRIDGE, 1994 г.) реализовала 4-уров-
невый буфер отложенной записи для
циклов PCI master-устройств к систем-
ной памяти и целевым устройствам на
VL- и ISA-шинах.
Post Write Combine
С подобными опциями мы уже встре-
чались. Н о особенность данной опции
состоит в том, что она имеет аппарат-
ную поддержку со стороны специализи-
рованных U S W C -буферов. По дробно
тема некэшируемой опережающей объ-
единенной записи (
Uncached Specula-
tive Write Combining
) рассматривается
в материалах по кэшированию основ-
ной памяти. В данном случае необхо-
димо подчеркнуть принадлежность та-
_ких буферов чипсету и их нацеленность
на канал графики.
Если опция включена
[Enabled],
бу-
феры смогут накапливать отдельные пор-
ции данных или небольшие графические
циклы записи от процессора и затем
направлять их в графическую карту в
виде пакетных циклов записи. При от-
ключении опции U S W C -буферы исполь-
зоваться не будут, а графические цик-
лы записи будут направляться непосред-
ственно их получателю. Запрещение оп-
ции может быть рекомендовано при ис-
пользовании устаревших видеокарт, не
поддерживающих такой обмен, а так-
же при появлении нарушений изобра-
жения на мониторе.
(Продолжение следует)
№ 43/318 25 октября-01 ноября 2004
предыдущая страница 20 Мой Компьютер 2004 43 читать онлайн следующая страница 22 Мой Компьютер 2004 43 читать онлайн Домой Выключить/включить текст