надстройка
r
ioS
Б »
о
его
Виталий ЯКУСЕВ1/1Ч
г
Продолжение, начало см
. в МК,
26~38, 40-43, 46, 50~52 (145~ 157, 159 162,
165, 169-171), 1
(172), 4 (175), 6-7 (177-178), 12-13(183-184), 17-18(188-189),
23 (194), 27 (198), 30 (201), 33 (204), 35 (206), 40 (211), 42 (213), 44 (215), 47 (218),
50 (221), 1-2 (224-225), 5 (228), 7 (230), 9 (232), 11 (234), 14 (237), 15 (238), 20 (243),
21 (244), 26 (249), 27 (250), 28 (251), 37 (260), 38 (261), 42 (267), 46 (269), 47 (270),
50 (273), 2 (277), 3 (278), 7(282), 10(285), 15(290), 21(296), 23(298), 27(302), 30 (305),
33 (308), 38 (313)
5. Локальные тины, арбитраж,
режим Bus-Master
[продолжение)
Peer Concurrency
Пораплелы-юя рсб ото
и л и ,
д о с л о в н о ,
равноправная конкуренция. Так можно пе-
ревести ноименование данной опции. Этот
параметр разрешает/зопрещ оет одновре-
менную работу нескольких устройств но
PC I-шине. При активации опции включает-
ся дополнительное буферирование циклов
чтения/зописи в чипсете, которое ориен-
тировано на P C I-шину. Также при этом со-
стояние двух и более PCI-устройств сохра-
няется активным, а это означает, что за-
просы устройств выстроены в некую оче-
редь и по возможности выполняются в со-
ответствии с правилами арбитраж а в сис-
теме. Пусть и с дополнительным буфери-
рованием и ожиданием
Полезность включения опции заключа-
ется и в том, что в некоторых случаях при
передаче данных небольшими порциями
PCI-шина получит к ним доступ без задер-
жек, что маловероятно при обычной ро-
боте нескольких устройств на шине. Н о
могут возникнуть проблемы, если не все
PC I-устройства готовы поддерживать та-
кой совместный режим работы. Вэтом слу-
чое работоспособность системы проверя-
ется опытным путем.
Действие этой опции затрагивает и со-
вместную р аб оту PCI- и IS A -шин. Н апри -
мер, шинные РО-циклы могут перерас-
пределяться и буф еризироваться во вре-
мя IS A -операций, таких как передача по
D M A -каналам в режиме BusMaster, что
требует повь ш ейного внимания со сто-
роны системы.
Н о необходимо отметить следующее.
Описанный режим совместной и, что глав-
ное, равноправной работы устройств нс
PC I-шине не является постоянно действую-
щим режимом работы системы. В зависи-
мости от функционирования прикладного
П О , текущих условий роботы устройств и
требований системного арбитраж а р а б о -
те PC I-устройств (и прежде всего в каче-
стве master-устройств) может переводить-
ся из стандортного режима работы в ре-
жим «равноправной» работы устройств
(PCI peer devices). При этом действующие
master-устройства теряют все свои полно-
мочия. Лишается их и центральный про-
цессор, кок один из возможных владель-
цев PC I-шины. Вследствие этого стандарт-
но инициируемые процессором циклы CPU-
to-PCI блокируются во время peer cycles,
а сигнал B R D Y # (Bus Ready) не выставля-
ется. В это время осуществляются циклы
роботы с основной памятью и кэшем и рав-
ноправными РС1-устройствами.
О дним из возможных вариантов рав-
ноправного режима является способность
процессора удерживать контроль над ши-
ной во время PCI peer cycles с одновре-
менным инициированием циклов работы с
памятью.
Вот такой непростой режим, действие
которого не так-то просто оценить с точ-
ки зрения необходимости использования
П арам етр может принимать зночения
Enabled (по умолчанию) — розрешено;
Disabled — запрещено.
О пция может называться и
PCI Con-
currency, PCI/ISA Concurrency
или
Bus Con-
currency.
Дополнительные устройство, охватывае-
мые равноправной конкуренцией, появля-
ются в опциях
PCI/IDE Concurrency
или
PC.I-
to-IDE Concurrency.
Понятно, что IDE-ин-
терфейс — вовсе не дополнительная про-
блема. Конкуренция между ним и другими
P C I-устройствами присутствует и в опции
PCI Concurrency, просто в других опциях
этот ню анс выделен особо.
Рассмотрим дополнительные интерес-
ные моменты, связанные с параллельной
работой устройств, тем более, что с не-
сколькими похожими опциями можно встре-
титься в одной системе. И остановим мы
свое внимоние но чипсете SiS600. Приве-
дем интересующую нос информоцию из
основных характеристик чипсета'
Provides High Performance PCI Arbiter
■ 7
Supports Rotating Priority M echanism
7
Supports Concurrency between C P U
to M em ory and PCI to PCI.
Concurrent execution between CPU, A G P
and PCI Transactions
7
C PU -to-D R AM read/write and PCI-to-
PCl reod/write
7
CPU -to-D R AM read/write and PCI-to-
D R A M read/write
7
C PU -to-D R AM read/write and A G P -
to-D R A M read/write
7
C PU -to-D R AM read/write end A G P -
to-PCI write (или PCI-to-AG P write)
7
CPU-to-PCI write (or AG P-to-PCI write)
and PCI-to-D R AM write (CPU-to-PCI, A G P -
to-PCI write are tem porary queued in multi-
purpose FIFO if PCI-to-D R AM burst write is
too long)
7
CPU -to-AG P write (or PCI-to-AGP write)
and A G P -to-D R A M write (CPU-to-AGP write,
PCI-to-AG P write are tem porary queued in
multi-purpose FIFO if A G P -to -D R A M burst
write is too long).
Достаточно внушительно и понятно, но
почти такая же «внушительность» характер-
на и для некоторых других чипсетов, хотя до-
леко не для всех. Н о вот такой предлагае-
мый спектр опций
(Memory Concurrency, PO
33/66 Concurrency и
зноксмая уже
PCI Con-
currency
) встретился только в системах на
чипсетах от S S (SS5600, SiS600, SiS620). В
свое время чипсеты SiS530, SiS540 предло-
жили подобные возможности, хотя и посла-
бее, но среди двух опций была и опция PCI
Peer Concurrency. Есть ли необходимость в
таком количестве регулируемых парамет-
ров? М ож ет быть, хватит одной обоб щ аю -
щей опции? Новерное, хватит. Н о если воз-
никают какие-либо проблемы в паре парал-
лельных потоков, то тогда придется отклю-
чать весь механизм параллельности пота
ков в системе. Так что присутствие такого
число опций в системе может оказаться впол-
не опровданным, тем более, что сложно-
стей при работе с опциями нет. О ни все
предлагают значения Disabled и Enabled.
С ейчос остановим ся на аппаратной
поддержке приведенных опций и механиз-
мов функционирования со стороны чипсе-
та SiS600.
Регистр 50h Host Bus Interface control I
Бит 3 — C PU -to-M em ory and PCI-to-
M em ory Concurrency Enoble
В состоянии «включено» CPU-to-Mem ory
циклы и PCI-to-Mem ory циклы одновремен-
но активны на системной шине и PCI-ши-
не (путем буферирования). В отключенном
состоянии параллельность токих циклов не
осуществляется.
Бит 2 — CPU-to-PCI and PCI-to Masters
Concurrently Access PCI Bus Function
Аналогично для циклов CPU -to-PCI и
PCI-to-Memory. Информация из этого би-
та будет считываться, если бит 3 включен.
Бит 0 — PCI 33/ P C I 6 6 Mosters Con-
currently Access M em ory Function
В данном случае речь идет о двух ши-
нах, работаю щ их на частотах 33 и 66 МГц,
о master-устройствах на них и о параллель-
ности зспросов но доступ к основной па-
мяти со стороны каждой из шин. Н о инте-
ресный момент — при одновременности за-
просов от устройств на шинах более высо-
кий приоритет остается за PCI66 mosters.
Регистр 51 h Host Bus Interface control II
Бит 3 — Host to P C I3 3 / 6 6 concurrency
Control
Регистр 80h Target Bridge to D R A M Char-
acteristics
О кончание
на стр. 26
предыдущая страница 23 Мой Компьютер 2004 39 читать онлайн следующая страница 25 Мой Компьютер 2004 39 читать онлайн Домой Выключить/включить текст