его
надстройка
г
1ог
Б е ж
О
Виталий ЯКУСЕВИЧ
П родолж ение, н а ч а л о см. в М К , № 2 6 -3 8 , 4 0 -4 3 , 46, 5 0 ~ 5 2 (1 4 5 ~ 157, 1 5 9 -1 6 2 ,
165, 1 6 9 -1 7 1 ), 1 (172) 4 (175), 6 - 7 (1 7 7 -1 7 8 ), 1 2 -1 3 (1 8 3 -1 8 4 ), 1 7 -1 8 (1 8 8 -1 8 9 ),
2 3 (194), 2 7 (198), 3 0 (201), 3 3 (204), 3 5 (206), 4 0 (211), 4 2 (213), 4 4 (215), 4 7 (218),
5 0 (221), 1 -2 (2 2 4 -2 2 5 ), 5 (228), 7 (230), 9 (232), 11 (234), 14 (237), 15 (238), 2 0 (243),
21 (244), 2 6 (249), 2 7 (250), 2 8 (251), 3 7 (260), 3 8 (261), 4 2 (267), 46 (269), 4 7 (270),
5 0 (273), 2 (277), 3 (278), 7(282), 10(285), 15(290), 21(296), 23(298), 27(302), 3 0 (305),
3 3 (308)
5. Локальные шины, арбитраж,
режим Bus-Master
Р р о р л ж е м ш ]
PCI TRDY Timer
Данная опция является как бы продол-
жением рассмотренной ранее опции As-
sert TRDY After Prefetch. Реализована эта
опция только в чипсете i430VX (1996 г.).
Обратимся к документации на чипсет
i430VX и конкретно к конфигурационным
регистрам PCI.
Регистр PCI TRDY TIMER. Только три би-
та этого регистра были программируемы,
остальные находились в резерве. Этот ре-
гистр программировался с целью устано-
вить ограничение на число PCI тактов ожи-
дания, которые чипсет будет добавлять в
пакетном режиме передачи перед деакти-
вированием сигнала TRDY# во время цик-
лов чтения или записи PCI master-устройств.
Время реакции чипсета в PCI-тактах не
должно превысить программируемое зна-
чение счетчика, устанавливаемое в этом
регистре. Значение по умолчанию долж-
но удовлетворять максимально допустимо-
му времени, соответствующему PCI 2.0 спе-
цификации. Ссылка на спецификацию 2.0
не совсем понятна, так как данный чипсет
поддерживал ревизию PCI 2.1.
Биты [2:0] — TRDY Time-Out Value
000 - 2
001 - 4
0 1 0 - 6
0 1 1 — 8 (по умолчанию)
1 хх — Резерв.
Дополним данную информацию для бо-
лее четкого понимания особенностей функ-
ционирования опции. В процессе обмена
инициатор обмена (в данном случае PCI
master-устройство) и целевое устройство (в
данном случае чипсет) удерживают в актив-
ном состоянии сигналы IRDY# (Initiator Ready)
и TRDY# (Target Ready) соответственно. В
конце обмена инициатор снимает сигнал
FRAME#, а затем сигнал IRDY#. Чипсету
ничего не остается, как снять свой сигнал
готовности — TRDY#. На этом цикл обме-
на прекращается. Но речь идет не о завер-
шении цикла инициатором и сохранении
активности (готовности) чипсетом путем удер-
жания в активном состоянии сигнала TRDY#.
Кстати, вводом дополнительных тактов ожи-
дания для своих сигналов оба устройства
могут продлить цикл обмена. Так вот, имен-
но чипсетом и вводятся дополнительные так-
ты ожидания. Но для чего?
Та же ревизия 2.1 PCI-спецификации
требует очень жесткого контроля за за-
держками в процессе обмена данными ме-
жду устройствами. Целевое устройство сиг-
налами TRDY# (или STOP#) должно отве-
тить в пределах 16 тактов FRAME-nocne-
довательности инициатора, a master-ycr-
ройстео должно выставить сигнал IRDY#
в пределах восьми РСТтактов любой фа-
зы данных. К тому же каждое устройство
имеет собственный специальный механизм,
который в случае функционирования уст-
ройства как целевого не позволяет паузе
между соседними фазами данных инициа-
тора обмена превысить 8 шинных тактов.
Если эта пауза достигнута, целевое уст-
ройство сигналом STOP# может прервать
транзакцию. При активности сигнала TRDY#
установка сигнала STOP# ведет к окон-
чанию транзакции после передачи послед-
них данных инициатором. При предвари-
тельном снятии сигнала TRDY# и отсутст-
вии данных инициатора установка сигна-
ла STOP# укажет инициатору на необхо-
димость повтора цикла.
Как видим, значение опции по умолча-
нию соответствовало стандартному режи-
му обмена на PCI-шине. Можно ли было
ускорить некоторые взаимодействия уст-
ройств путем более раннего снятия сигна-
ла готовности? Из изложенного следует,
что в случае значительного уменьшения
числа PCI-тактов могло пострадать устрой-
ство-инициатор, будь то нарушение пото-
кового режима или ничем не оправданная
необходимость повтора транзакции. Не-
удивительно, что эксперименты с опцией и
ее аппаратной поддержкой не нашли про-
должения в дальнейшем.
PCI W r. ORAM Buff.
Данная опция когда-то принадлежала
системе на чипсете OPTi FireStar. Опцией
устанавливался режим работы буфера за-
писи PCI-to-DRAM — точнее, способ ис-
пользования. Значения опции:
ER/DW (enable read)/(disabled write);
ER/EW (enable read)/(enable write);
DR/DW (disabled read)/(disabled write);
DR/EW (disabled read)/(enable write).
Совершенно непривычные значения и
трудно воспринимаемые. При полном отсут-
ствии информации не мудрено и запутать-
ся. Прежде всего отметим, что подобные бу-
феры функционируют, как FIFO-буферы. Пер-
вые данные, записанные в буфер, первыми
и выйдут из него. Представить, что данные
попали в буфер, но никогда не будут вос-
требованы — совершенно невозможно. Ведь
речь идет не о записи в буфер и чтении из
него. Имеются в виду циклы чтения и запи-
си при обращении к памяти. Скорее всего,
речь идет об одном (I), но двунаправленном
буфере, для которого устанавливается воз-
можность использования раздельно по цик-
лам чтения из памяти и по циклам записи
РС1-устрайств в основную память. Ясно, что
значение DR/DW полностью блокирует ис-
пользование такого буфера.
PEARS Timing
В 1996-97 гг. компания 5/5 выпустила
чипсеты 5571, 5581, 5120, для которых
предусмотрела возможность ввода в BIOS
Setup данной опции. Обратимся к доку-
ментации на чипсет SiS5581.
Регистр 82h
Бит 6 — PEADS timing control in PCI mas-
ter to main memory cycles
0: Faster (no умолчанию)
1: Slower (рекомендовано для частоты
75 МГц).
Когда PCI master инициирует цикл обра-
щения к основной памяти, чипсет при про-
верке адреса строки памяти на восходя-
щем фронте такта процессора устанавли-
вает строб PEADS в активное состояние.
Строб PEADS можно рассматривать как
первый EADS# каждой PCI-транзакции. За-
метим, что PEADS — это внутренний сигнал.
Попробуем прокомментировать дан-
ную информацию. EADS# (External A d-
dress) — это входной сигнал процессоров
4-го и 5-го поколений, своим активным
уровнем сообщавший о присутствии дей-
ствительного адреса на адресной шине
процессора. Этот строб использовался для
начала выполнения цикла слежения внут-
реннего кэша процессора. Для некоторых
циклов строб EADS# мог и не выставлять-
ся (см. опцию Enhanced PCI Commands).
Ясно также, что строб EADS# является
внутренним сигналом при взаимодействии
системного контроллера и процессора.
Ввод термина PEADS компанией SiS ука-
зывает только на принадлежность текуще-
го строба EADS# операции с РО-шиной.
Документация не расшифровывает со-
держание значений Faster и Slower реги-
стра 82h. Остается предположить, что для
частоты 66 МГц оптимальным будет пер-
вое значение, а для более высокой часто-
ты ввод дополнительного такта ожидания
для строба EADS# поможет при необхо-
димости оптимизировать начало цикла сле-
жения (Snoop Cycle) с более устойчивой
фиксацией адресной информации. Значе-
ния самой опции — Faster, Slower.
(П р о д о п ж ен и е следует)
предыдущая страница 23 Мой Компьютер 2004 38 читать онлайн следующая страница 25 Мой Компьютер 2004 38 читать онлайн Домой Выключить/включить текст